Сумматор по модулю 2

Сумматор по модулю 2

Это ФУ, обеспечивающий суммирование трех одноразрядных двоичных цифр. Правила работы такого сумматора задаются с помощью табл. 10.5.

аi вi pi Si pi+1

В этой таблице обозначено:

ai — i -тый разряд 1-го слагаемого,

bi — i -тый разряд 2-го слагаемого,

Si — i -тый разряд суммы,

Pi+1 — перенос в следующий разряд.

Пользуясь табл. 10.5, составим логические выражения для суммы в данном разряде и переноса в следующий разряд.

Si = ai & bi & pi V ai & bi & pi V ai & bi & pi V ai & bi & pi V =

= pi & (ai & bi V ai & bi) V pi & (ai & bi V ai & bi) =

= pi & М2 (ai,bi) V pi & М2 (ai,bi) = М2

pi+1 = ai & bi & pi V ai & bi & pi V ai & bi & pi V ai & bi & pi V =

= ai & М2 (bi , pi ) V pi & bi = ai & bi V pi &Пi.

Руководствуясь табл. 10.5. создадим эквивалентную схему одноразрядного трехвходового сумматора (рис.10.29) и УГО (рис.10.30).

Рис. 10.29. Эквивалентная схема одноразрядного трехвходового сумматора

Рис. 10.30. УГО одноразрядного трехвходового сумматора

Многоразрядные сумматоры по модулю 2

Это ФУ, предназначенные для подсчета по модулю 2 количества единиц в многоразрядных кодах. Многоразрядные сумматоры по модулю 2 используются в системах контроля правильности передачи данных или преобразователях информации.

Существуют две основные схемы многоразрядных сумматоров по модулю 2:

Рис. 10.35. Последовательный сумматор по модулю 2

На рис. 10.35 приведена схема последовательного сумматора по модулю 2, на рис.10.36 показано УГО сумматора по модулю 2, и на рис.10.37 – схема сумматора по модулю 2 пирамидального типа.

Рис 10.36. УГО сумматора по модулю 2

Рис. 10.37. Сумматор по модулю 2 пирамидального типа

М2 (А) = [(а1 а2 ) (а3 а4 )] [(а5 а6 ) (а7 а8 )]

Затраты оборудования на n входных переменных такие же, как для последовательной структуры. Быстродействие пирамидальной схемы выше, чем быстродействие последовательной схемы.

Многоразрядный сумматор последовательного действия

Многоразрядные сумматоры предназначаются для нахождения арифметической суммы многоразрядных чисел.

Многоразрядный сумматор последовательного действия обеспечивает определение арифметической суммы чисел, поступающих на сумматор в последовательном коде.

Рис. 10.31. УГО многоразрядного сумматора последовательного действия

tp — время формирования переноса в одном разряде

tз ≥ tp -время задержки сигнала в цепи обратной связи переноса.

На рис.10.31 показано УГО многоразрядного сумматора последовательного действия, а на рис.10.32 приведена схема сумматора последовательного действия.

РГ [ 1: n ] : = ‘ЕСЛИ’ ПРРГ1 ‘Т О’ А [ 1 : n ]

‘ИНЕСЛИ’ СДВ ‘ТО’ СДВ ПР 1

tсдв- период следования импульсов СДВ tсдв ≥ tр .

Время получения суммы в схеме на рис. 10.32 будет

Рис. 10.32. Схема сумматора последовательного действия

Сумматора параллельного действия с последовательным переносом

Рис. 10.33. Схема сумматора параллельного действия с последовательным переносом

Многоразрядный сумматор параллельного действия с последовательным переносом представлен на рис. 10.33. УГО многоразрядного сумматора — на рис.10.34.

Время сложения в сумматоре параллельного действия

,

так как , то сумматор параллельного действия обладает в n — раз большим быстродействием, чем последовательный.

Многоразрядный сумматор параллельного действия с последовательным переносом содержит столько сумматоров, сколько разрядов в слагаемых.

Рис. 10.34. УГО многоразрядного сумматора

В ряде случаев многоразрядные сумматоры параллельного действия с последовательным переносом обладают недостаточным быстродействием, тогда используются более сложные схемы образования переноса – схемы параллельного и группового переноса.

17 Одноразрядный вычитатель.

19 Организация контроля «по чётности» (нечётности)

22 Много разрядный сумматор с параллельным переносом

23 Прямой и обратный коды алгебраических чисел. Операции сложения и вычитания с использованием обратного кода.

24 Дополнительный код. Выполнение алгебраических операций сложения и вычитания

27 Построить логическую схему, работа которой задана таблицей истинности на одной из систем цифровых элементов (И-НЕ, ИЛИ-НЕ).

Последнее изменение этой страницы: 2016-08-15; Нарушение авторского права страницы

Основной элементарной операцией, выполняемой над кодами чисел в цифровых устройствах, является арифметическое сложение.

Читайте также:  Как отключить удаленное управление компьютером

Сумматор — логический операционный узел, выполняющий арифметическое сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учёт знаков чисел, выравнивание порядков слагаемых и тому подобное. Указанные операции выполняются в арифметическо-логических устройствах (АЛУ) или процессорных элементах, ядром которых являются сумматоры.

Сумматоры классифицируют по различным признакам.

В зависимости от системы счисления различают:

  • двоичные;
  • двоично-десятичные (в общем случае двоично-кодированные);
  • десятичные;
  • прочие (например, амплитудные).

По количеству одновременно обрабатываемых разрядов складываемых чисел:

  • одноразрядные,
  • многоразрядные.

По числу входов и выходов одноразрядных двоичных сумматоров:

  • четвертьсумматоры (элементы “сумма по модулю 2”; элементы “исключающее ИЛИ”), характеризующиеся наличием двух входов, на которые подаются два одноразрядных числа, и одним выходом, на котором реализуется их арифметическая сумма;
  • полусумматоры, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел, и двух выходов: на одном реализуется арифметическая сумма в данном разряде, а на другом — перенос в следующий (более старший разряд);
  • полные одноразрядные двоичные сумматоры, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма в данном разряде, а на другом — перенос в следующий (более старший разряд).

По способу представления и обработки складываемых чисел многоразрядные сумматоры подразделяются на:

  • последовательные, в которых обработка чисел ведётся поочерёдно, разряд за разрядом на одном и том же оборудовании;
  • параллельные, в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется своё оборудование.

Параллельный сумматор в простейшем случае представляет собой n одноразрядных сумматоров, последовательно (от младших разрядов к старшим) соединённых цепями переноса. Однако такая схема сумматора характеризуется сравнительно невысоким быстродействием, так как формирование сигналов суммы и переноса в каждом i-ом разряде производится лишь после того, как поступит сигнал переноса с (i-1)-го разряда.Таким образом, быстродействие сумматора определяется временем распространения сигнала по цепи переноса. Уменьшение этого времени — основная задача при построении параллельных сумматоров.

Для уменьшения времени распространения сигнала переноса применяют: конструктивные решения, когда используют в цепи переноса наиболее быстродействующие элементы; тщательно выполняют монтаж без длинных проводников и паразитных ёмкостных составляющих нагрузки и (наиболее часто) структурные методы ускорения прохождения сигнала переноса.

По способу организации межразрядных переносов параллельные сумматоры, реализующие структурные методы, делят на сумматоры:

  • с последовательным переносом;
  • с параллельным переносом;
  • с групповой структурой;
  • со специальной организацией цепей переноса.

Три первых структуры будут подробно рассмотрены в последующих статьях. Среди сумматоров со специальной организацией цепей переноса можно указать:

  • сумматоры со сквозным переносом, в которых между входом и выходом переноса одноразрядного сумматора оказывается наименьшее число логических уровней [1];
  • сумматоры с двухпроводной передачей сигналов переноса [1, 2];
  • сумматоры с условным переносом (вариант сумматора с групповой структурой, позволяющий уменьшить время суммирования в 2 раза при увеличении оборудования в 1,5 раза) [3];
  • асинхронные сумматоры, вырабатывающие признак завершения операции суммирования, при этом среднее время суммирования уменьшается, поскольку оно существенно меньше максимального.

Сумматоры, которые имеют постоянное время, отводимое для суммирования, независимое от значений слагаемых, называют синхронными.

По способу выполнения операции сложения и возможности сохранения результата сложения можно выделить три основных вида сумматоров:

  • комбинационный, выполняющий микрооперацию “S = A плюс B”, в котором результат выдаётся по мере его образования (это комбинационная схема в общепринятом смысле слова);
  • сумматор с сохранением результата “S = A плюс B”;
  • накапливающий, выполняющий микрооперацию “S = S плюс B”.

Последние две структуры строятся либо на счётных триггерах (сейчас практически не используются), либо по структуре “комбинационный сумматор – регистр хранения” (сейчас наиболее употребляемая схема).

Важнейшими параметрами сумматоров являются:

  • разрядность;
  • статические параметры: Uвх, Uвх, Iвх и так далее, то есть обычные параметры интегральных схем;
  • динамические параметры. Сумматоры характеризуются четырьмя задержками распространения:
  • от подачи входного переноса до установления всех выходов суммы при постоянном уровне на всех входах слагаемых;
  • от одновременной подачи всех слагаемых до установления всех выходов суммы при постоянном уровне на входе переноса;
  • от подачи входного переноса до установления выходного переноса при постоянном уровне на входах слагаемых;
  • от подачи всех слагаемых до установления выходного переноса при постоянном уровне на входах слагаемых.
Читайте также:  Приложение ота что это

Простейшим двоичным суммирующим элементом является четвертьсумматор. Происхождение названия этого элемента следует из того, что он имеет в два раза меньше выходов и в два раза меньше строк в таблице истинности по сравнению с полным двоичным одноразрядным сумматором. Наиболее известны для данной схемы названия: элемент “сумма по модулю 2” и элемент “исключающее ИЛИ”. Схема (рис. 1) имеет два входа а и b для двух слагаемых и один выход S для суммы. Работу её отражает таблица истинности 1 (табл. 1), а соответствующее уравнение имеет вид

Рис. 1

Таблица 1

a b S
1 1
1 1
1 1

Данный элемент выпускается в виде интегральных схем (ИС) типа ЛП5 (серии 133, 155, 530, 531, 533, 555, 1531, 1533); ЛП12 (555); ЛП107 (100, 500, 1500); ЛП2 (561, 564); ЛП14 (1561) и т. п.

Реализуем четвертьсумматор в базисах И-НЕ, ИЛИ-НЕ и с использованием только одного инвертора, для чего преобразуем уравнение (1):

Схемы, полученные по уравнениям (2)–(4), приведены на рис. 2.

Рис. 2

Полусумматор (рис. 3) имеет два входа a и b для двух слагаемых и два выхода: S — сумма, P — перенос. Обозначением полусумматора служат буквы HS (half sum — полусумма). Работу его отражает таблица истинности 2 (табл. 2), а соответствующие уравнения имеют вид:

Рис. 3

Таблица 2

a b P S
1 1
1 1
1 1 1

Из уравнений (5) следует, что для реализации полусумматора требуется один элемент “исключающее ИЛИ” и один двухвходовый вентиль И (рис. 3б).

Полный одноразрядный двоичный сумматор

Он (рис. 4) имеет три входа: a, b — для двух слагаемых и p — для переноса из предыдущего (более младшего) разряда и два выхода: S — сумма, P — перенос в следующий (более старший) разряд. Обозначением полного двоичного сумматора служат буквы SM. Работу его отражает таблица истинности 3 (табл. 3).

Рис. 4

Таблица 3

№ наб. a b p P S
1 1 1
2 1 1
3 1 1 1
4 1 1
5 1 1 1
6 1 1 1
7 1 1 1 1 1

Отметим два момента. Первый: в табл. 2 и 3 выходные сигналы P и S не случайно расположены именно в такой последовательности. Это подчеркивает, что PS рассматривается как двухразрядное двоичное число, например, 1 + 1 = 210 = 102 , то есть P = 1, а S = 0 или 1 + 1 + 1 = 310 = 112, то есть P = 1, а S = 1. Второй: выходные сигналы P и S полного двоичного сумматора относятся к классу самодвойственных функций алгебры логики. Самодвойственными называют функции, инвертирующие своё значение при инвертировании всех переменных, от которых они зависят. Обратите внимание, что P и S для четвертьсумматора и полусумматора не являются самодвойственными функциями! Преимущества, вытекающие из этого свойства полного двоичного сумматора, будут рассмотрены при анализе возможностей ИС типа 155ИМ1.

Уравнения, описывающие работу полного двоичного сумматора, представленные в совершенной дизъюнктивной нормальной форме (СДНФ), имеют вид:

Уравнение для переноса может быть минимизировано:

P = ab + ap + bp. (7)

При практическом проектированиии сумматора уравнения (6) и (7) могут быть преобразованы к виду, удобному для реализации на заданных логических элементах с некоторыми ограничениями (по числу логических входов и др.) и удовлетворяющему предъявляемым к сумматору требованиям по быстродействию.

Например, преобразуем уравнения (6) следующим образом:

Из выражений (8) следует, что полный двоичный сумматор может быть реализован на двух полусумматорах и одном двухвходовом элементе ИЛИ. Соответствующая схема приведена на рис. 5.

Рис. 5

Из выражения (8) для S также следует:

S = a Е b Е p. (9)

Примечание. Так как операция Е в выражении (9) коммутативна (переменные можно менять местами), то следует, что три входа полного двоичного сумматора абсолютно равноправны и на любой из них можно подавать любую входную переменную. Это полезно помнить, разводя печатные платы, на которых установлены ИС сумматоров.

Сумматор по модулю два

Построение двоичных сумматоров обычно начинается с сумматора по модулю 2. На рисунке 1 приведена таблица истинности этого сумматора. Ее можно получить исходя из правил суммирования в двоичной арифметике. Предполагается, что читатель знаком с основами двоичной арифметики. Более подробно операции над двоичными числами будут рассмотрены позднее.

Читайте также:  Как создать лицензию бесплатно


Рисунок 1. Таблица истинности сумматора по модулю 2

В соответствии с принципами построения произвольной таблицы истинности, рассмотренными в предыдущей главе, получим схему сумматора по модулю 2. Эта схема приведена на рисунке 2.


Рисунок 2. Принципиальная схема, реализующая таблицу истинности сумматора по модулю 2

Сумматор по модулю 2 (для двоичной арифметики его схема совпадает со схемой "исключающего ИЛИ") изображается на схемах как показано на рисунке 3.


Рисунок 3. Изображение схемы, выполняющей логическую функцию исключающего "ИЛИ"

Полусумматор

Сумматор по модулю 2 выполняет суммирование без учета переноса. В полном двоичном сумматоре требуется учитывать перенос, поэтому требуются схемы, позволяющие формировать перенос в следующий двоичный разряд. Таблица истинности такой схемы, называемой полусумматором, приведена на рисунке 4.


Рисунок 4. Таблица истинности полусумматора

В соответствии с принципами построения произвольной таблицы истинности получим схему полусумматора. Эта схема приведена на рисунке 5.


Рисунок 5. Принципиальная схема, реализующая таблицу истинности полусумматора

Полусумматор изображается на схемах как показано на рисунке 6.


Рисунок 6. Изображение полусумматора на схемах

Одноразрядный двоичный сумматор

Схема полусумматора формирует перенос в следующий разряд, но не может учитывать перенос из предыдущего разряда, поэтому она и называется полусумматором. Таблицу истинности полного двоичного одноразрядного сумматора можно получить из правил суммирования двоичных чисел. Она приведена на рисунке 7. В обозначении входов использовано следующее правило: в качестве входов использованы одноразрядные числа A и B; перенос обозначен буквой P; для обозначения входа переноса используется буква I (сокращение от английского слова input — вход); для обозначения выхода переноса используется буква O (сокращение от английского слова output — выход).


Рисунок 7. Таблица истинности полного двоичного одноразрядного сумматора

В соответствии с принципами построения принципиальной схемы по произвольной таблице истинности получим схему полного двоичного одноразрядного сумматора. Эта схема приведена на рисунке 8. Ее можно минимизировать, но это несколько усложняет принципы построения сумматоров, поэтому вопросы минимизации рассматриваться не будут.


Рисунок 8. Принципиальная схема, реализующая таблицу истинности полного двоичного одноразрядного сумматора

Полный двоичный одноразрядный сумматор изображается на схемах как показано на рисунке 9.


Рисунок 9. Условно-графическое обозначение полного двоичного одноразрядного сумматора на схемах

Многоразрядный двоичный сумматор

Для того чтобы получить многоразрядный сумматор, достаточно соединить входы и выходы переносов соответствующих двоичных разрядов. Схема соединения одноразрядных сумматоров для реализации четырехразрядного сумматора приведена на рисунке 10.


Рисунок 10. Принципиальная схема многоразрядного двоичного сумматора

Одноразрядные сумматоры практически никогда не использовались, так как почти сразу же были выпущены микросхемы многоразрядных сумматоров. Полный двоичный четырехразрядный сумматор изображается на схемах как показано на рисунке 11.


Рисунок 11. Изображение полного двоичного многоразрядного сумматора на схемах

Естественно, в приведенной на рисунке 10 схеме рассматриваются только принципы работы двоичных сумматоров. В реальных схемах никогда не допускают последовательного распространения переноса через все разряды многоразрядного сумматора. Для увеличения скорости работы двоичного сумматора применяется отдельная схема формирования переносов для каждого двоичного разряда. Таблицу истинности для такой схемы легко получить из алгоритма суммирования двоичных чисел, а затем применить хорошо известные нам принципы построения цифровой схемы по произвольной таблице истинности.

На этом пока закончим рассмотрение принципов работы сумматора, более сложные операции будут рассмотрены позднее, а пока для дальнейшего понимания работы операционного блока процессора необходимо научиться переключать двоичные числа на входах и выходе сумматора. Это позволяют сделать мультиплексоры и демультиплексоры, основной частью которых является дешифратор, поэтому следующим устройством, которое мы рассмотрим, будет декодер. Дешифратор является частным случаем декодера.

Вместе со статьей "Двоичные сумматоры" читают:

Ссылка на основную публикацию
Adblock detector